基于FPGA的ram数据存储问题，请知道的大佬帮忙解决一下

cxl123

从fifo读出的数据写不进ram中去，从仿真图上可以看到ram写请求信号，fifo读出的数据，以及ram的地址都是同步的，就是数据写不进ram当中

dadada101

有可能是数据位宽或类型不匹配的问题。还有时钟域的问题，如果是跨时钟域的话，是要对跨时钟域进行处理的。最后就是逻辑方面的问题了，看看逻辑上相关信号的状态跳转是不是正常的